第1章 数字电子电路简介
1.1 理想逻辑门
1.2 逻辑*和噪声容限
【资料图】
1.2.1 逻辑*
1.2.2 噪声容限
1.2.3 逻辑门的设计目标
1.3 逻辑门的动态响应
1.3.1 上升时间和下降时间
1.3.2 传输延迟
1.3.3 功耗-延迟积
1.4 布尔代数回顾
1.5 NMOS逻辑设计
1.5.1 带负载电阻的NMOS反相器
1.5.2 Ms的W/L设计
1.5.3 负载电阻设计
1.5.4 负载线的可视化
1.5.5 开关器件的导通电阻
1.5.6 噪声容限分析
1.5.7 VIL和VOH的计算
1.5.8 VIH和VOL的计算
1.5.9 电阻负载反相器噪声容限
1.5.10 负载电阻问题
1.6 晶体管替代负载电阻方案
1.6.1 NMOS饱和负载反相器
1.6.2 带线性负载设备的NMOS反相器
1.6.3 带耗尽型负载的NMOS反相器
1.7 NMOS反相器小结与比较
1.8 速度饱和对静态反相器设计的影响
1.8.1 开关晶体管设计
1.8.2 负载晶体管设计
1.8.3 速度饱和影响小结
1.9 NMOS与非门及或非门
1.9.1 或非门
1.9.2 与非门
1.9.3 NMOS耗尽型工艺中的或非门及与非门版图
1.10 复杂NMOS逻辑设计
1.11 功耗
1.11.1 静态功耗
1.11.2 动态功耗
1.11.3 MOS逻辑门的功率缩放
1.12 MOS逻辑门的动态特性
1.12.1 逻辑电路中的电容
1.12.2 带阻性负载的NMOS反相器的动态响应
1.12.3 比较NMOS延迟反相器
1.12.4 速度饱和对反相器延迟的影响
1.12.5 基于参考电路仿真的缩放
1.12.6 固有门延迟的环形振荡器测量法
1.12.7 无负载反相器的延迟
1.13 PMOS逻辑
1.13.1 PMOS反相器
1.13.2 与非门和或非门
小结
关键词
参考文献
扩展阅读
习题
第2章 CMOS逻辑电路设计
2.1 CMOS反相器
2.2 CMOS反相器的静态特性
2.2.1 CMOS电压传输特性
2.2.2 CMOS反相器的噪声容限
2.3 CMOS反相器的动态特性
2.3.1 传播延迟估计
2.3.2 上升时间和下降时间
2.3.3 按性能等比例缩放
2.3.4 速度饱和效应对CMOS反相器延迟的影响
2.3.5 级联反相器延迟
2.4 CMOS功耗及功耗-延迟积
2.4.1 静态功耗
2.4.2 动态功耗
2.4.3 功耗-延迟积
2.5 CMOS或非门和与非门
2.5.1 CMOS或非门
2.5.2 CMOS与非门
2.6 CMOS复杂门电路设计
2.7 逻辑门的最小尺寸设计及性能
2.8 级联缓冲器
2.8.1 级联缓冲器延迟模型
2.8.2 最*级数
2.9 CMOS传输门
2.10 双稳态电路
2.10.1 双稳态锁存器
2.10.2 RS触发器
2.10.3 采用传输门的D锁存器
2.1O.4 主从D触发器
2.11 CMOS闩锁效应
小结
关键词
参考文献
习题
第3章 MOS存储器及其电路
3.1 随机存取存储器
3.1.1 RAM存储器架构
3.1.2 256Mb存储器芯片
3.2 静态存储器单元
3.2.1 内存单元的隔离和访问（6-T单元）
3.2.2 读操作
3.2.3 向6-T单元写数据
3.3 动态存储单元
3.3.1 1-T单元
3.3.2 1-T单元的数据存储
3.3.3 1-T单元的数据读取
3.3.4 4-T单元
3.4 感测放大器
3.4.1 6-T单元的感测放大器
3.4.2 1-T单元的感测放大器
3.4.3 升压字线电路
3.4.4 钟控CMOS感测放大器
3.5 地址译码器
3.5.1 或非门译码器
3.5.2 与非门译码器
3.5.3 传输管列译码器
3.6 只读存储器
3.7 闪存
3.7.1 浮栅技术
3.7.2 NOR电路实现
3.7.3 NAND电路实现
小结
关键词
参考文献
习题
第4章 双极型逻辑电路
4.1 电流开关（发射极耦合对）
4.1.1 电流开关静态特性的数学模型
4.1.2 对于υⅠ＞VREF的电流开关分析
4.1.3 υⅠ＜VREF时的电流开关分析
4.2 发射极耦合逻辑门
4.2.1 υⅠ=VH时的ECL门
4.2.2 υⅠ=VI时的ECL门
4.2.3 ECL门的输入电流
4.2.4 ECL小结
4.3 ECL门的噪声容限分析
4.3.1 VIL、VOH、VIH和VOL
4.3.2 噪声容限
4.4 电流源的实现
4.5 ECL或-或非门
4.6 射极跟随器
4.7 “发射极点接”及“线或”逻辑
4.7.1 射极跟随器输出的并联连接
4.7.2 “线或”逻辑函数
4.8 ECL功耗-延迟特性
4.8.1 功耗
4.8.2 门延迟
4.8.3 功耗-延迟积
4.9 正射极耦合逻辑
4.10 电流型逻辑
4.10.1 CML逻辑门
4.10.2 CML逻辑*
4.10.3 VFF供电电压
4.10.4 高*CML
4.10.5 降低CML功耗
4.10.6 源极耦合FET逻辑
4.11 饱和双极型反相器
4.11.1 静态反相器特性
4.11.2 双极型晶体管的饱和电压
4.11.3 负载线可视化
4.11.4 饱和BJT的开关特性
4.12 晶体管-晶体管逻辑
4.12.1 υⅠ=VL时的TTL反相器分析
4.12.2 υⅠ=VH时的TTL反相器分析
4.12.3 功耗
4.12.4 TTL传播延迟和功率-延迟积
4.12.5 TTL的电压传输特性和噪声容限
4.12.6 标准TTL的扇出限制
4.13 TTL中的逻辑函数
4.13.1 多发射极输入晶体管
4.13.2 TTL与非门
4.13.3 输入钳位二极管
4.14 肖特基钳位TTL
4.15 ECL和TTL的功耗延迟对比
4.16 BiCMOS逻辑
4.16.1 BiCMOS缓冲器
4.16.2 BiNMOS反相器
4.16.3 BiCMOS逻辑门
小结
关键词
参考文献
扩展阅读
习题
附录A 标准离散元器件值
A.1 电阻
A.2 电容
A.3 电感
附录B 固态器件模型及SPICE仿真参数
B.1 pn结二极管
B.2 MOS场效应管
B.3 结型场效应管
B.4 双极型晶体管